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15.如下程序描述的电路是
module exam(q,d,rst,clock);
input d,clock,rst;
output q;
reg q;
always @(posedge clock)
if(rst)
q<=0;
else
q<=d;
endmodule
A.异步复位D触发器
B.异步复位锁存器
c.同步复位D触发器
D.同步复位锁存器
二、多项选择题:本大题共5小题,每小题2分,共10分。在每小题列出的备选项中至少有两项是符合题目要求的,请将其选出,错选、多选或少选均无分。湖南自考网
16.基于QuartusⅡI进行EDA设计开发的流程步骤包括
A.设计输入
B.编译
c.仿真
D.编程
E.验证
17. QuartusI仿真步骤包括
A.打开波形编辑器
B.输入信号节点
C.原理图输入
D.编辑输入信号波形
E.仿真器参数设置
18.以下关于Verilog 语法的描述,正确的有
A.每个模块都必须有模块名
B.端口是模块与外界连接和通信的信号线
c.模块中所有信号都必须进行数据类型说明
D.逻辑功能必须定义在函数中
E. always语句既可以用来描述组合电路,也可以用来描述时序电路
19.在 Verilog中,用来描述模块逻辑功能的方式包括
A.用assign语句描述
B.用always语句描述
c.调用函数
D.调用Verilog 内置门元件
E.调用Verilog 内置宏功能模块
湖南师范大学创建于1938年,位于历史文化名城长沙,是国家“211工程”重点建设的大学,国家“双一流”建设高校,教育部与湖南省重点共建“双一流”建设高校,教育部普通高等学校本科教学工作水平评估优秀高校,湖南省“世界一流学科建设高校”。...
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